王梓任，杨　煜，黄宇欣，沈啸伟，陈奇超，高海军 （杭州电子科技大学射频电路与系统教育部重点实验室，浙江 杭州３１００１８ ）

摘要：基于ＳＭＩＣ　５５ｎｍ　ＣＭＯＳ工艺，设计了一款面向毫米波ＦＭＣＷ雷达频率源的四倍频器。该 四倍频器由相同拓扑结构的二倍频级联构成，二倍频核心采用Ｐｕｓｈ－Ｐｕｓｈ结构实现，采用磁耦合 谐振器（ＭＣＲ）实现输入阻抗匹配，同时实现单端转差分和抑制谐波的功能；论文同时提出了一种 谐波抑制结构，运用带通结构结合ＭＣＲ完成级间匹配和输出功率匹配，满足抑制谐波和较高输出 功率的要求。设计结果表明，在６０～６４ＧＨｚ输出频率内，四倍频器饱和输出功率为２．２ｄＢｍ，谐 波抑制度大于３５ｄＢｃ，直流功耗５９ｍＷ。该四倍频器在满足宽倍频器程的前提下，具有高谐波抑 制度和高输出功率的特点，可用于毫米波雷达系统中的频率源产生电路。 

关键词：ＭＣＲ；四倍频器；ＣＭＯＳ工艺；谐波抑制；毫米波；频率源

０　引　言 

     雷达系统作为人类新型的眼睛和耳朵，因其不受天时、天候和距离影响的特性，被广泛应用于各类 军事设备、科学研究和社会发展。因较低频段的频谱资源不足和传输速率的限制，人们转向毫米波频段 开展雷达系统的研究。传统毫米波电路一般采用ＩＩＩ－Ｖ族半导体工艺设计，但存在成本高、体积大和不 与硅基数字电路集成的缺点；随着硅基工艺性能的提高，成本更低、能与大规模数字电路集成的优点，使 其成为研究重点［１］。雷达系统收发特定频段的电磁波，需要用到收发机中的关键模块—频率源。而在 毫米波等高频段，自激频率源在频率调谐范围和相位噪声方面性能较差，所以性能更优异的合成频率源 应用更广泛［２］。合成频率源是频率源和倍频器的组合，是将锁相环产生的低相噪的较低频段信号，通过 倍频器进行频率倍增，使输出频段达到需求的毫米波频段。

    将信号从较低频段转移到毫米波频段需要考察倍频程，倍频程是倍频器设计的重点。倍频的原理 即运用晶体管的非线性特性实现倍频，同时，非线性的负面效应会导致其余谐波增大、信号输出功率低 等；因此，设计毫米波高性能倍频器的关键是：实现宽倍频程的前提下，对谐波高度抑制和满足倍频信号 高输出功率。

    文献［３］中设计一种工作于６２～７０ＧＨｚ的四倍频器，采用倍频器和缓冲器级联的拓扑结构，饱和 输出功率４ｄＢｍ，谐波抑制＞２７ｄＢｃ。文献［４］中设计的四倍频器采用注入锁定振荡器和二倍频级联结 构，工作带宽为６６．５～７３ＧＨｚ，饱和输出功率－１．５ｄＢｍ，谐波抑制＞１６ｄＢｃ。本文基于ＳＭＩＣ　５５ｎｍ ＣＭＯＳ硅基工艺，设计了输出频率为６０～６４ＧＨｚ的四倍频器，该四倍频器采用两级相同拓扑结果的二 倍频级联，二倍频核心采用Ｐｕｓｈ－Ｐｕｓｈ拓扑结构，选用ＮＭＯＳ管ｎｌｖｔ１２ｌｌ，工作电压为１．２Ｖ。四倍频 器因为设计的高谐波抑制度和高功率增益特性，经过四次倍频输出的合成频率源信号，具有频率稳定度 高、谐波抑制度高和输出功率高的特点，能够满足毫米波雷达系统中合成频率源的设计要求。

１　倍频器结构分析 

１．１　倍频器方案设计 

    设计要求是输出频率范围为６０ＧＨｚ～６４ＧＨｚ，因传统三倍频结构复杂、谐波抑制度差和较高的功 率损耗，所以采用性能更优的二倍频级联结构，能获得更好的频率稳定度、谐波抑制度和较高的输出功 率。电路设计框图如图１所示。

图１　四倍频器整体框图

    四倍频电路如图１所示，由两级二倍频级联构成，实现６０ＧＨｚ～６４ＧＨｚ输出频率范围。与传统三 倍频结构相比，该结构能获得更优性能同时，也存在匹配难度高和非线性失真等问题。倍频核心采用 Ｐｕｓｈ－Ｐｕｓｈ拓扑结构［５］，每级二倍频电路分为三个模块，第一是 ＭＣＲ构成的输入网络，它实现了单端 到差分信号的转换、输入匹配、偏置和一定的带外抑制；第二是核心倍频模块，采用Ｐｕｓｈ－Ｐｕｓｈ结构实 现了频率倍频的功能；第三是运用带通结构的输出网络，高度抑制谐波的同时实现功率匹配，既提高输 出信号纯净度又获得较高功率驱动下一级。

    倍频核心ＭＯＳ管对输入信号进行非线性放大，从而产生基波的各次谐波。而两级级联结构会加 大这种非线性失真，所以每级倍频输出均需进行非二次谐波的抑制设计；而高阶带通结构对于带外高抑 制和带内低损耗具有优势；ＭＯＳ管导通角减小获得的非线性特性使阻抗Ｑ值增大，更难匹配，而ＭＣＲ 的等效模型即高阶ＬＣ网络，能实现低损耗匹配；优化ＭＯＳ管的偏置和尺寸可实现更高的功率增益，输 出负载牵引则能获得更高的输出功率；综上，设计的四倍频器原理图如图２所示。

图２　四倍频器原理图

２　倍频器电路实现 

２．１　谐波抑制网络设计 

２．１．１　

    ＭＣＲ 传统匹配电路主要采用集总元件和微带线实现阻抗匹配，但匹配难度高时，匹配网络复杂、面积大、 损耗高。而磁耦合谐振器（ＭＣＲ）不仅结构简单、面积小，还能实现直流隔离和单端与差分信号转换等 功能，所以广泛应用于射频、毫米波电路与系统设计中。在本文的四倍频器设计中，将ＭＣＲ运用在输 入和级间电路，实现阻抗匹配和单端与差分转换的同时，通过调谐带宽，还实现了通带低插损和带外高 抑制。如图３所示。

    图中Ｌ１、Ｌ２和Ｌ３为线圈自感，Ｍ为互感，Ｋ为耦合系数，共模信号则通过抽头Ｅ接入。ＭＣＲ阻 抗变换的原理即线圈初、次级两端的电感电容并联谐振在同一工作频率，信号通过电磁场耦合传递，且 在谐振频率下能量损耗最低，从而等效实现了阻抗匹配，可通过公式（１）表示：

两端不同的阻抗实现相同的频率点谐振，相应电感公式（２）如下：

所以，在ＭＣＲ实现阻抗之间的匹配时，因两端阻抗值、Ｑ值等不同，ＭＣＲ两端感值也不同，两端感 值之比如公式（３）所示：

因高频段的ＭＣＲ模型复杂，ＰＤＫ中通常不包含ＭＣＲ，可参考上式自行设计。通过参考文献［６－７］ 的研究以及结合仿真实践，四倍频器电路中设计了两个ＭＣＲ。版图如图４所示，图４（ａ）中ＭＣＲ１工作 频带为１５ＧＨｚ～１６ＧＨｚ，图４（ｂ）中 ＭＣＲ２为３０ＧＨｚ～３２ＧＨｚ，初次级匝数比均为１:３；为减小衬底 损耗和提高品质因数，ＭＣＲ均采用最顶层金属ＴＭ２、ＴＭ１、Ｍ８走线，外径、线宽和线间距参数如图４所示。

    ＭＣＲ具有出色的幅度、相位平衡特性，覆盖频带较广，但若需ＭＣＲ满足抑制谐波的功能，则要对 ＭＣＲ进行调谐优化，使Ｓ参数满足设计要求。图５为ＭＣＲ２调谐优化后仿真的Ｓ参数，在３０ＧＨｚ～ ３２ＧＨｚ频率范围内，Ｓ２１、Ｓ３１曲线基本重合，幅度差小于０．３ｄＢ，相位差小于１度，通带内平坦且插入 损耗小于３ｄＢ，通带外具有较强的抑制能力，符合设计需求。

２．１．２　带通网络 

    非线性倍频和级联结构导致各次谐波信号发生交调和混频；同时，倍频器输入、输出频率工作频段 不同，耦合效应、寄生效应造成输出信号中杂散众多；因此，谐波抑制网络在倍频器电路设计中十分重 要，其设计的好坏直接与倍频器的关键性能指标相关。在本设计中，除了利用ＭＣＲ对谐波进行削弱 外，还引入切比雪夫三阶带通滤波结构［８］进一步提升谐波抑制功能，如图６所示。

    图６中的带通网络符合π型匹配结构，既能满足对通带外谐波的大幅抑制，还能较容易实现高Ｑ 值阻抗匹配。带通网络相应的Ｌｎ 和Ｃｎ （ｎ＝１，２，３）值设计后可通过ＡＤＳ软件调谐优化，因为耦合和寄 生效应的存在，版图设计需ＥＭ仿真迭代优化。仿真四倍频的输出带通网络，仿真结果如图７。

    在通带６０ＧＨｚ～６４ＧＨｚ频率范围内，Ｓ２１大于－０．６ｄＢ，插入损耗低且通带平坦，Ｓ１１小于－１３ｄＢ， 匹配程度较好；滤波特性表明，网络对２、６和８次谐波抑制度分别达到３５ｄＢｃ、３７ｄＢｃ和５０ｄＢｃ。

２．２　核心电路设计 

    核心电路的设计包括拓扑结构的选择和ＭＯＳ管参数的选定。电路采用Ｐｕｓｈ－Ｐｕｓｈ结构，该结构 的基本原理是利用ＭＯＳ管的非线性特性产生输入信号的各次谐波，通过结构特性，可将偶次谐波信号 叠加，奇次谐波信号抑制。该结构简单，对偶次倍频电路设计优势大，电路如图８所示。

    如图８所示，差分余弦信号（ｖｉ＋、ｖｉ－）从栅极输入，因为 ＭＯＳ管导通角的减小，漏极电流表现为 脉冲型余弦波，对其非线性特性展开（ｎ＝１、２；ｍ＝＋、－）：

    将式（４）化简，放大系数表示为Ｉｎ ，可得到ＭＯＳ管Ｑ１、Ｑ２的漏极电流ｉｄ１ 、ｉｄ２ ，且漏极电流合并为电 流ｉｄ ，可得表达式如下：

    从式（５）中可看出，电流ｉｄ 中只存在偶次谐波信号，即Ｐｕｓｈ－Ｐｕｓｈ结构抑制奇次谐波。 

    为尽可能地提高倍频效率，提高倍频信号的输出功率，ＭＯＳ管Ｑ１、Ｑ２的偏置电压和尺寸的选择至 关重要，它们共同影响ＭＯＳ管的非线性深度，将ｉｄｎ 的Ｆｏｕｒｉｅｒ系数展开：

式（６）中，τ表示导通角，Ιｍａｘ 表示漏极电流最大值，该式表明，ｎ次谐波存在导通角使得ｎ次谐波幅值取 得最大值，即倍频信号输出功率最大；而导通角τ由偏置电压决定，输入功率和ＭＯＳ管尺寸共同影响 Ιｍａｘ 的大小。所以确定输入功率后，ＭＯＳ管偏置电压和尺寸的确定是设计关键。

    偏置电压确定ＭＯＳ管的静态工作点，从而决定导通角τ；ＭＯＳ管尺寸影响ＭＯＳ管跨导，进而影响 倍频信号的增益，在栅长为工艺节点的情况下，ＭＯＳ管的并联个数（Ｍ）、ｆｉｎｇｅｒ数（ＮＦ）和栅宽（Ｗ）三 个参数决定ＭＯＳ管性能。图９和图１０简单介绍了如何确定ＭＯＳ管偏置电压和尺寸［９］。

在输入信号频率为１５．５ＧＨｚ、输入功率０ｄＢｍ和工作电压１．２Ｖ的二倍频电路中，图９仿真ＭＯＳ 管不同尺寸参数在不同偏置电压下对二次谐波输出功率的影响（Ｍ、Ｗ 不变，ＮＦ变化），且还需分别以 Ｍ、Ｗ 为变量进行仿真，最终得到结论，Ｍ越少，输出功率越高；而Ｗ×ＮＦ（总栅宽）相同情况下，ＮＦ越少输出功率越高。因为需要兼顾对其余谐波的抑制情况，图１０则仿真偏置电压对ＭＯＳ管各次谐波输 出功率的影响（Ｍ、Ｗ、ＮＦ不变），结果表明栅极偏压在０．１Ｖ～０．３Ｖ内谐波抑制与输出功率性能更 好；经过仿真优化，最终确定前、后两级倍频器栅极偏压＝０．１７Ｖ、Ｍ＝１、Ｗ＝５μｍ，前级ＭＯＳ管ＮＦ＝ ２０，后级ＮＦ＝１７。

３　版图设计与仿真结果 

    本文采用ＳＭＩＣ　５５ｎｍ的ＣＭＯＳ硅基工艺，运用Ｃａｄｅｎｃｅ　Ｖｉｒｔｕｏｓｏ软件进行四倍频器的版图绘 制，电磁仿真采用ＥＭＸ仿真软件，以及运用Ｃａｌｉｂｒｅ软件进行ＤＲＣ、ＬＶＳ仿真验证。 

    版图设计是十分重要的一步，对于ＣＭＯＳ硅基工艺，因为其较低的衬底电阻率使其存在较高的衬 底损耗和寄生效应，而ＭＣＲ和电感的多次应用，产生了复杂的电磁耦合现象；这些情况都将会导致性 能偏离设计要求，所以，需要设计者优化设计，通过优化版图布局和器件参数来获得较好的性能。下图 １１为四倍频器版图，版图尺寸为５８２μｍ×２３２μｍ。

    通过对整个版图多次进行迭代优化，最终得到的仿真结果如图１２、１３、１４和１５所示。由图１２可 见，在输入信号频率为１５ＧＨｚ～１６ＧＨｚ情况下，输出的四倍频信号在通带内输出功率大于０ｄＢｍ， 功率较高，且带内纹波仅１．４ｄＢ。图１３表示的是，在通带范围内，相对于输出的四倍频信号而言，其 余谐波的抑制度情况，其中谐波抑制度均＞３５ｄＢｃ，实现了对谐波的高度抑制。图１４、１５分别展示在 输入信号频率为１５．５ＧＨｚ时，四倍频器的输出功率和转换增益随输入功率变化的曲线，在输入功率 为－２０ｄＢｍ～１０ｄＢｍ范围内，得到饱和输出功率为２．２ｄＢｍ，峰值转换增益为２．２ｄＢ。

　将本文四倍频器与部分文献中四倍频器的性能参数进行对比，结果如表１所示，可以看出本文四倍 频器通过采用谐波抑制网络在抑制谐波方面更具优势，输出功率则在未级联放大器级情况下，具有更高 的输出功率。

４　结束语 

    本文介绍了一种运用ＳＭＩＣ　５５ｎｍ　ＣＭＯＳ工艺设计的高谐波抑制、高输出功率的四倍频器，分析了 电路整体设计思路和架构，提出一种谐波抑制网络以及分析了核心电路，最后介绍了四倍频器的版图和 仿真结果。仿真结果表明，输出的四倍频信号在通带６０ＧＨｚ～６４ＧＨｚ频率范围内，带内纹波１．４ｄＢ， 在无放大器级的情况下，饱和输出功率为２．２ｄＢｍ，峰值转换增益２．２ｄＢ，谐波抑制度均大于３５ｄＢｃ， 相较于其他文献的四倍频器拥有更高的输出功率和谐波抑制度。该四倍频器为合成频率源的设计提供 了帮助，对于同频段的倍频器设计具有一定的研究意义和应用价值。

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